<input id="q6q2q"><acronym id="q6q2q"></acronym></input>
  • <input id="q6q2q"></input><input id="q6q2q"></input>
    <input id="q6q2q"><u id="q6q2q"></u></input>
  • <input id="q6q2q"><acronym id="q6q2q"></acronym></input>
  • <object id="q6q2q"><acronym id="q6q2q"></acronym></object>
  • <input id="q6q2q"><u id="q6q2q"></u></input>
  • <object id="q6q2q"></object>
    <input id="q6q2q"></input>
  • ?
    深圳市佳時通科技有限公司
    2021-01-26 10:14:14

    DDS正弦波信號音生成器

    分享到:

    因為成本只有音頻精密分析儀的幾分之一,所以能夠基于直接數字頻率合成(DDFS)原理設計非常精準的正弦波生成器,但需要通過軟件在SHARC?處理器等浮點DSP處理器上實現。一個相當快的浮點DSP將能滿足實時性要求,以及所有算法和處理條件,以達到先進的SAR ADC所設置的失真和噪聲性能水平。通過利用SHARC內核架構的全字數據長度(32位或64位定點格式)來實施NCO相位累加,利用專有的40位浮點擴展精度來執行正弦近似函數,以及利用數字濾波器來確定頻譜形狀,量化效應(回轉噪聲和截斷噪聲)得到大幅降低,與用于信號重構的數模轉換器(DAC)缺點相比,這種效應可以忽略不計。

    重構DAC:關鍵之處!

    首先可能會選擇具備出色的非線性誤差(INL和DNL)規格的高精度DAC,例如出色的20位高精度DACAD5791。但是它的分辨率只有20位,而且其R-2R結構不支持實施信號重構,特別是產生非常純的正弦曲線,這是因為在輸入代碼轉換期間,它存在很大毛刺。傳統的DAC架構基于二進制加權電流發生器或電阻網絡構建,對數字直通和數字開關損傷(例如外部或內部時序擺動),以及數字輸入位的其他開關不對稱非常敏感,特別是在會導致能量變化的重大轉變期間。這就產生了與代碼相關的瞬態,從而產生高幅度諧波雜散。

    在20位以上的分辨率下,使用外部超線性快速采樣和保持放大器對DAC輸出去毛刺并無太大幫助,這是因為它在幾十LSB下會生成自己的瞬態,且會因為重采樣產生組延遲非線性。信號重構主要存在于通信應用,通過使用分段架構(混合適用于MSB的完全解碼部分和適用于最低有效位的二進制加權元件)來解決毛刺問題。遺憾的是,目前還沒有超過16位精度的商用DAC。與NCO完全可預測的行為不同,DAC誤差難以預測和準確仿真,尤其是當制造商的動態規格很小或者不存在時,但專用于音頻應用的DAC或ADC除外。插值過采樣和多位∑-? DAC似乎是唯一的解決方案。這些先進的轉換器具有高達32位的分辨率、超低失真和高信噪比,是在中低帶寬內實施信號重構的最佳選擇。為了在音頻頻譜或稍寬的頻段(20 kHz或40 kHz帶寬)內實現出色的噪聲和失真性能,可以使用ADI公司產品系列中杰出的∑-? DAC產品,音頻立體聲DACAD1955, 雖然分辨率最高為24位,這款DAC仍然是市場上非常受歡迎的音頻DAC。

    這款音頻DAC于2004年推出,基于多位Σ-Δ調制器和過采樣技術,配合各種技巧,用于緩解這種轉換本身固有的失真和其他問題。

    即使目前,AD1955采用的插值LP FIR濾波器仍然是同類出色產品。它具有極高的阻帶衰減(≈–120 dB)和極低的帶內波紋(≈±0.0001 dB)。它的兩個(左側和右側通道)DAC可以以最高200 kSPS速度運行,但在48 kSPS和96 kSPS時實現最佳交流性能,其動態范圍以及立體聲模式下的SNR,都支持典型的EIAJ標準、A加權120 dB系數。在單聲道模式下,兩個通道同時異相組合,性能有望提高3 dB。但是,對于寬帶應用,這些規格不太實際,這是因為它們是合成的,帶寬范圍在20 Hz至20 kHz之間。帶外噪聲和雜散不會超過20 kHz,部分是因為EIAJ標準、A加權濾波器和音頻行業規格定義。這種滿足特定音頻測試要求的帶通濾波器模擬人耳的頻率響應,與未濾波的測量值相比,性能提高3 dB。


    LTspice仿真AD1955 EVB三階抗混疊濾波器(立體聲配置)的頻率響應。

    DDFS硬件演示平臺:采用AD1955實現正弦波重構


    整套DDFS使用兩個評估板實現,一個支持DSP處理器,一個適用于采用AD1955 DAC進行模擬信號重構。選擇第2代SHARC ADSP-21161N評估板的原因在于其可用性、易用性,以及適合任何音頻應用的精簡配置。目前仍在量產的ADSP-21161N于不久之前設計,支持工業高端消費電子和專業音頻應用,提供高達110 Mips和660 MFlops,或220 MMACS/s容量。與最新一代的SHARC處理器相比,ADSP-21161N最大的不同在于它采用較短的3級指令管道、一個片內1 Mb三端口RAM,以及數量更少的外設。精準信號音生成器的最后和最關鍵的級基于AD1955評估板,該板必須從軟件NCO提供的樣本中,以完全還原的方式重構模擬信號。這個評估板帶有一個抗混疊濾波器(AAF),優化音頻帶寬來滿足Nyquist標準,除了常用的S/PDIF或AES-EBU接收器外,還配有兩個串行音頻接口,用于支持PCM/I2S和DSD數字流。PCM/I2S串行鏈路連接器用于將AD1955 DAC板連接到ADSP-21161N EVB的串行端口1和3連接器(J)。這兩個板都可以配置為采用I2S PCM或DSP模式,以48 kSPS、96 kSPS或192 kSPS采樣速率運行。DSP串行端口1生成左右通道數據、字選擇或左/右幀同步,以及雙頻DAC的數字輸入接口所需的SCK位時鐘信號。串行端口3僅用于生成運行DAC內插濾波器和Σ-Δ調制器所需的DAC主時鐘MCLK,調制器以比輸入采樣頻率(48 kSPS)快256倍(默認)的速度運行。由于所有DAC時鐘信號都由DSP生成,所以使用Crystek提供的超低噪聲振蕩器CCHD-957替代了板原有的低成本愛普生時鐘振蕩器。其相位噪聲在1 kHz下可能低至–148 dB/Hz,適用于24.576 MHz輸出頻率。


    在模擬輸出端,有源I/V轉換器必須用于在恒共模電壓下(通常為2.8 V)保持AD1955電流差分輸出,以最大限度減少失真。像AD797 這樣的超低失真和超低噪聲的高精度運算放大器能夠滿足此需求,還可用于處理模擬信號重構。 由于兩個差分輸出由DSP分別處理,因此選擇了具有AAF拓撲結構的立體聲輸出配置,而不是單聲道模式。這個AAF使用LTspice? XVII進行仿真,由于濾波器的最后一部分是無源的,所以應該像最近推出的ADA4945那樣增加一個有源差分緩沖級。這種具備低噪聲、超低失真、快速建立時間特性的全差分放大器是近乎完美的驅動任何高分辨率SAR和Σ-Δ ADC的DAC配件。ADA4945具有相對較大的共模輸出電壓范圍和出色的直流特性,可以提供出色的輸出平衡,有助于抑制偶數階諧波失真產品。


    EVB三階濾波器的–3 dB截止頻率為76 kHz,在500 kHz下僅衰減–31 db。這款低通濾波器具備出色的帶內平坦性,但帶外衰減必須大幅改善,即使是限于純粹的重構音頻應用。要抑制DAC成型噪聲和調制器時鐘頻率MCLK,就必須滿足這一點。根據軟件DDS的具體使用,用于單信號音生成器或任意波形生成器(生成復雜波形時為AWG),必須優化AAF,以解決帶外衰減或群延遲失真。以大家熟悉的SRS DS360超低失真函數生成器為例進行比較,采用7階Cauer AAF可達到類似的采樣速率。信號重構由AD1862完成,后者是一款串行輸入20位分段R-2R DAC,適用于數字音頻應用。AD1862在高達768 kHz (×16 fS)頻率下可以保持20位字采樣速率,且具備出色的噪聲和線性度。它支持單端電流輸出,所以能夠使用最出色的放大器來實施外部I-V轉換。


    AD1955和SHARC DSP組合針對多種高分辨率SAR ADC實施測試,例如AD4020,其中未設置外部可選無源濾波器。默認情況下,基礎AD4020評估板除了板載ADA4807驅動器之外,并無其他選項可用。用于在V_REF/2共模電壓下偏置ADC輸入的簡單電路提供相當低的300 Ω輸入阻抗,需要使用信號隔離、交流耦合,或使用外部差分放大器模塊,例如EVAL-ADA4945-1。電路筆記CN-0513中描述的AD4020參考設計板就是一項不錯的選擇。它包含一個分立式可編程增益儀表放大器(PGIA),提供高輸入阻抗,支持±5 V差分輸入信號(G = 1)。雖然這些AD4020板和它們的SDP-H1控制器不支持相干采樣采集,但它們具備出色的樣本波形捕捉長度,最高可達1M。因此,可以實現具備可選窗口的FFT,提供出色的頻率分辨率和低本底噪聲。例如,對于7項Blackman-Harris窗口,AD1955在生成的990.059 Hz正弦波下的失真水平。二次諧波是350 kHz帶寬內–111.8 dBc下的最大失真分量和最大雜散。但是,在考慮整個806 kHz ADC Nyquist帶寬時,SFDR受∑-? DAC調制器、內插濾波器頻率和其二次諧波(384 kHz和768 kHz)限制。


    在相同條件下,對傳統的AD1862進行測試,結果顯示頻率行為略微不同。在差分配置下,兩個20位DAC的時鐘速度約為500 kSPS,在1.130566 kHz下,本底噪聲為–151 dBFS,正弦輸出水平為12 V p-p時的THD為–104.5 dB。在AD4020 Nyquist帶寬(806 kHz)下,SFDR接近106 dB,受三階諧波限制。DAC重構濾波器基于兩個AD743 低噪聲FET放大器,與AD1955評估板中的濾波器一樣,屬于三階濾波器,但是-3 dB時的截止頻率為35 kHz。

    為了變得有效,基于DDS的生成器需要采用不錯的濾波器,支持在約250 kHz下實現大于100 dB衰減,以生成達到25 kHz CW信號頻率范圍的直流。這可以使用六階切比雪夫濾波器實現,甚至使用用于顯示出色帶內平坦度的六階巴特沃茲低通濾波器實現。濾波器階將被最小化,以限制模擬級的數量和問題點,例如噪聲和失真。


    .從1 M點FFT分析中可以看出,在低于–111 dBc下具備不錯的失真性能,在1 kHz輸入頻率下,10 kHz至200 kHz頻段內出現最大雜散。本底噪聲約為–146 dBFS。

    結論

    在標準評估板上實施的初級和開箱即用測試顯示,用于傳統正弦波CW生成的基于處理器的DDS技術要實現高性能指日可待。通過精心設計重構濾波器和模擬輸出緩沖級,可以實現–120 dBc諧波失真系數?;贒SP的NCO/DDS不只受到單信號音正弦波生成限制。通過使用具備合適的截止頻率,且無其他硬件變更的優化AAF(貝塞爾或巴特沃茲),同樣的DSP和DAC組合可用作高性能AWG來生成任何類型的波形,例如,完全合成可設置參數的多信號音正弦波(可以完全控制每個分量的相位和幅度)來實施IMD測試。

    由于浮點算法對于要求高精度和/或高動態范圍的應用至關重要,如今,低成本ADSP-21571或SoCADSP-SC571(ARM?和SHARC)等SHARC+ DSP處理器實際上是業界的實時處理標準,支持最高10 MSPS的合計采樣速率。雙SHARC內核和其硬件加速度計采用500 MHz時鐘頻率,可以提供高于5 Gflops的計算性能和數十個內部專用SRAM,后者是生成各種波形,以及實施復雜的分析處理需要的基本組成部分。此類應用表明,在實施精準的數字信號處理時,并非一定要系統性地使用硬件可編程解決方案。得益于ADI公司的CCES、VDSP++ C和C++編譯器,以及全套仿真器和實時調試器,浮點處理器及其整個開發環境可以快速輕松地從仿真器(例如MATLAB)移植代碼,以及快速實施調試。


    上一篇:羅德與施瓦茨推出用于微波器件測試的全新系統放大器
    下一篇:給示波器以云空間,泰克發布突破性的數據協同軟件TekDrive
    在線客服系統
    色之综合